Q (t)

Q (t + 1)

T

0

0

0

0

1

1

1

0

1

1

1

0

Q (t)

Q (t+1)

T

0

0

0

0

1

1

1

0

1

1

1

0

Q (t)

Q (t+1)

0

0

0

0

S1

R

R (t+1)

T

0

0

0

0

0

1

0

1

1

0

1

1

1

1

1

0

R

R (t+1)

T

0

0

0

1

0

1

Y1

1

2

3

4

5

6

7

8

Y2

1

2

3

4

5

6

7

8

Y3

1

2

3

4

5. Синтез МФР

5.1 Краткое описание элементной базы К555

Интегральные микросхемы серии К555 изготовляются по ТТЛШ - технологии, которая позволяет получить по сравнению с распространенными сериями микросхем минимальное значение произведения быстродействия на рассеиваемую мощность. Это позволяет при разработке аппаратуры уменьшить плотность токов в шинах питания, уменьшить рассеиваемую мощность, повысить надежность изделий радиоэлектроники. Среди микросхем данной серии имеются микросхемы с тремя устойчивыми состояниями. Помимо состояний высокого и низкого уровней данные микросхемы могут переходить в третье состояние высокого выходного сопротивления. Это свойство данных микросхем позволяет организовать ПРОВОДНОЕ ИЛИ. При работе на магистраль нескольких микросхем с тремя состояниями только одна из них может переходить в проводящее состояние, в то время как остальные должны находиться в состоянии высокого выходного сопротивления.

Для построения будут использованы следующие интегральные микросхемы (ИМС) серии.

Будет использоваться JK-триггер серии К555TB6.

При объединении входов J и K мы получаем Т триггер

Микросхема представляет собой два независимых тактируемых JK-триггера cо сбросом с установкой в 0 и 1. Считывание информации со входов J и K происходит во время положительного перепада на входе С, а на выходы она передается во время отрицательного перепада. Логические уровни на J и K не должны изменяться, пока на С высокий уровень! Если соединить входы J и K триггер будет работать как обычный счетный (делить частоту на 2).

Будет использоваться двоичный сумматор серии К555ИМ6 - Предназначен для выполнения арифметических операций сложения. Операция сложения положительных двоичных чисел определяется правилами двоичной арифметики

Микросхема К555ИМ6 - полный четырехразрядный двоичный сумматор. Ее логика работы: на входы А1 - А8 подается код одного из суммируемых чисел (А1 - младший разряд, А8 - старший),

на входы В1-В8 - код второго числа, на вход С - перенос от предыдущей микросхемы. Код суммы формируется на выходах S1 - S8, перенос - на выходе Р. У микросхемы, суммирующей младшие разряды многоразрядных двоичных чисел, вход С следует соединить с общим проводом.

Будем использовать мультиплексор серии К555КП7 - микросхема содержит двоичный дешифратор для выбора одного из восьми источников данных. Микрасхема представляет собой селектор - мультиплексор из 8 в 1 и в зависимости от установленного на входах А В С кода разрешает прохождение сигнала на выход Y только обного из 8 информационных входов.

Программируемая логическая матрица (ПЛМ) - ПЛМ, имеет параметры n=16, m=48 и k=8, где n - число входов, а k - число выходов. Логические элементы И выполнены на диодах Шоттки, на 48 эмитерных транзисторах. На выбранном типе ПЛМ можно реализовать КС, имеющую 16 входов и 8 выходов.

Использовалась ПЛМ из 556 серии К556РТ2

5.2 Описание структурной схемы МФР

Структурную схему МФР можно представить в виде соединения пяти основных функциональных блоков:

Блок формирования ФВ для триггеров МФР.

Представляет собой КС, которая реализована с использованием элементов И-НЕ, сумматоров, элементов 2-ИЛИ и 2-И и др.

На входы блока подаются сигналы МО (информация о том, какая МО из множества МО должна выполниться в данном такте) в двоично-кодированной форме, через шифратор, преобразующий номер микрооперации из унитарного кода в двоичный. Также на входы блока подаются значения шин А1 и А2, сигналы, снимаемые с выхода блока (то есть состояние регистра в предыдущий момент времени), также подаются на входы блока формирования ФВ.

Блок формирования сигналов, действующих в шине.

Представляет собой КС, которая реализована на элементах типа 2-ИЛИ, 2-И, 2-ИСКЛ. ИЛИ и др. На входы блока подаются сигналы МО, значения шины А3 и состояния регистра. Выходом блока является сигналы, действующие в шине на протяжении данного такта.

Блок памяти.

Представляет собой восьмиразрядный регистр, собранный на 8 J-K триггерах К555ТВ6, с соединенными входами и полученным Т триггером. Регистр осуществляет запоминание кода, сформированного блоком формирования ФВ, которое осуществляется по переднему фронту синхроимпульса. На информационные входы каждого триггера подаются сигналы с выходов соответствующей КС блока формирования ФВ.

Шинный формирователь.

Типа К555АП6. Служит для связи МФР с магистралью. В зависимости от управляющего сигнала данных, либо снимаются с магистрали, либо подаются на нее.

6. Описание принципиальной схемы на элементах малой и средней степени интеграции

Синтез принципиальной схемы выполняется с помощью элементов малой степени интеграции, таких как: простейшие логические элементы - И-НЕ, ИЛИ, Исключающее ИЛИ, а также при помощи элементов средней степени интеграции, к ним можно отнести мультиплексоры (МП), двоичные сумматоры.

Регистр - это электронный узел, состоящий из множества триггеров (в нашем случае их число равно 8), а с другой - это аппарат, для выполнения некоторого набора микроопераций (МО), под влиянием синхроимпульса (СИ) триггер переходит из одного состояния в другое. Кроме того СИ указывает, в какой момент времени выполнить эту операцию.

Управляющие сигналы МО (y1,..., y9) поступают с входов (шина y) и при помощи схемы декодирования преобразуются из унитарного кода в двоичный (A, В, С). В данном случае получаем унитарный код с помощью шифратора К555ИВ1. Управляющий сигнал показывает что конкретно должен выполнить регистр и соответственно его триггер, то есть все Fr должны быть вычислены до момента появления управляющего сигнала. Рассмотрим структуру разряда МФР. Здесь должны быть предусмотрены вычислители и узел, позволяющий выбирать из всех результатов тот который соответствует данному управляющему сигналу.

Входные переменные А1 (1: 8) поступают с выходов шинного формирователя в шину А1. Для вычисления Fr используем различные логические элементы. В качестве коммутатора используется мультиплексор 8à1, который формирует функции возбуждения Т (1), Т (2), … Т (8) для триггера.

Структура КС2 результатом которой является выходная переменная без памяти В (интерпретирующая шину) подобна структуре КС1. Разряд также состоит из вычислителей реализованных на простейших логических элементах. Входными переменными служат переменные A3 (1: 8) поступающих со входа схемы в шину А3 и выходы регистра R (1: 8). Результат их преобразования в КС2 появляется в этом же такте в отличии от КС1 (где результат появляется лишь в следующем такте). Выходные переменные поступают в шину В.

7. Описание принципиальной схемы на элементах малой и средней степени интеграции

Для синтеза схемы на элементах большой степени интеграции удобно использовать ПЛМ и АЛУ.

Всю выборку микрооперации, подготовку операндов удобно выполнять на ПЛМ, т.к число переменных, используемых в ПЛМ довольно велико (до 48 конъюнкций в одном выражении). А на АЛУ проводить арифметические или логические операции.

С помощью ПЛМ можно исключить из схемы мультиплексоры, все логические элементы. Полученную схему легче реализовать на печатной плате так как уменьшается число входов/выходов т.е. уменьшается число дорожек. В схеме, собранной на элементах большой степени интеграции используется ПЛМ, матрицы программирования которых представлены на рисунках ниже.

7.1. Подготовка операндов

Для наглядности синтеза удобно нарисовать следующую таблицу:

0

0

0

S A-B

Y91

1

1

1

1

1

1

A

Y92

1

1

1

0

1

1

A+B

A1

B1

A2

B2

A3

B3

A4

B4

A5

B5

A6

B6

A7

B7

A8

B8

Y0

R (1)

X

R (2)

X

R (3)

X

R (4)

X

R (5)

X

R (6)

X

R (7)

X

R (8)

X

Y1

1

X

1

X

1

X

1

X

1

X

1

X

1

X

R (8)

X

Y2

2 (1)

1 (1)

2 (2)

1 (2)

2 (3)

1 (3)

2 (4)

1 (4)

2 (5)

1 (5)

2 (6)

1 (6)

2 (7)

1 (7)

2 (8)

1 (8)

Y3

A1 (1)

X

1 (2)

R (2)

A2 (3)

X

A2 (4)

X

A2 (5)

X

A2 (6)

X

A2 (7)

X

A2 (8)

X

Y4

A1 (1)

R (1)

A1 (2)

R (2)

A1 (3)

R (3)

A2 (4)

R (4)

A2 (5)

R (5)

A2 (6)

R (6)

A2 (7)

R (7)

A2 (8)

R (8)

Y5

R (1)

X

R (1)

R (2)

R (1)

R (3)

R (1)

R (4)

R (1)

R (5)

R (1)

R (6)

R (1)

R (7)

R (1)

R (8)

Y6

S6 (1)

R (1)

S6 (2)

R (2)

S6 (3)

R (3)

S6 (4)

R (4)

S6 (5)

R (5)

S6 (6)

R (6)

S6 (7)

R (7)

S6 (8)

R (8)

Y7

R (1)

1 (1)

S7 (2)

X

S7 (3)

X

S7 (4)

X

S7 (5)

X

S7 (6)

X

S7 (7)

X

S7 (8)

X

W1

Y81 A3 (1) = 0

Y82 A3 (1) = 1

Y91 R (1) *R (3) = 1

Y92 R (1) *R (3) = 0

На пятой ПЛМ, реализующую шину В получим:

W1 = R (1) *Y8 + R (1) *Y9

V1 = A3 (1) *Y8 + (A3 (1) * ()) *Y9

S3 = M = CR = Y9

S2 = S1 = A3 (1) *Y8 + Y9

S0 = 3 (1) *Y8 + R (1) *R (3) *Y9

W2 = R (2) *Y8 + ( (2) *R (1) *R (3) +R (2) * ()) *Y9

V2 = A3 (2) *Y8 + (A3 (2) * ()) *Y9

W3 = R (3) *Y8 + R (3) *Y9

На шестой ПЛМ, реализующую шину В получим:

V3 = A3 (3) *Y8 + (A3 (3) * ()) *Y9

W4 = R (4) *Y8 + ( (4) *R (1) *R (3) +R (4) * ()) *Y9

V4 = A3 (4) *Y8 + (A3 (4) * ()) *Y9

W5 = R (5) *Y8 + ( (5) *R (1) *R (3) +R (5) * ()) *Y9

V5 = A3 (5) *Y8 + (A3 (5) * ()) *Y9

W6 = R (6) *Y8 + ( (6) *R (1) *R (3) +R (6) * ()) *Y9

V6 = A3 (6) *Y8 + (A3 (6) * ()) *Y9

На седьмой ПЛМ, реализующую шину В получим:

W7 = R (7) *Y8 + ( (7) *R (1) *R (3) +R (7) * ()) *Y9

V7 = A3 (7) *Y8 + (A3 (7) * ()) *Y9

W8 = R (8) *Y8 + ( (8) *R (1) *R (3) +R (8) * ()) *Y9

V8 = A3 (8) *Y8 + (A3 (8) * ()) *Y9